硬件与 PCB 设计
原理图设计指导
模组内模块电路框图
模组内模块电路框图如图1所示。
电源参考设计
本小节介绍模组电源参考设计，模组内芯片的电源管理模块为芯片其他模块提供所需要的电源。电源供电框图如图1所示，上电检测方案如图2所示，原理图设计时建议采用相同方案。
说明： VBUS_SENSE为充电开机上电检测管脚，高电平有效。高电平有效范围：0.8V<VBUS_SENSE<1.8V，通过电阻分压方式实现上电开机功能。 PWR_KEY为按键开机上电检测管脚，下降沿有效。芯片内部上拉，板级通过按键实现开机功能。
射频电路设计
RFIO电路
GNSS、CAT1天线连接参考电路设计请参考图1所示。
说明： 红色方框为选焊器件。 滤波网络的电容/电感取值需要根据PCB、整机天线等环境调试得到。
接口参考设计
GPIO口
模组有70个IO口，每个都可以配置为GPIO口模式。用于生成或采集特性应用的输出或输入信号。
-
GPIO每个管脚可以独立配置为输入或者输出。
- 作为输入管脚时，可作用为中断源。
- 作为输出管脚时，每个GPIO都可以独立输出高电平、低电平。
-
每个管脚都可独立配置上下拉、驱动等参数。
1.8V IO口DC特性可参考表1所示。
表 1 1.8V IO口DC特性
参数 |
标识 |
测试条件 |
最小值 |
典型值 |
最大值 |
单位 |
|---|---|---|---|---|---|---|
I/O电压 |
IOLDO1/IOLDO4 |
- |
1.62 |
1.8 |
1.98 |
V |
输入高电平 |
VIH |
- |
0.65×VDDIO |
- |
1.98＋0.3 |
V |
输入低电平 |
VIL |
- |
-0.3 |
- |
0.35×VDDIO |
V |
输出高电平 |
VOH |
- |
0.75×VDDIO |
- |
- |
V |
输出低电平 |
VOL |
- |
- |
- |
0.25×VDDIO |
V |
上拉电阻 |
RPU |
- |
35k |
51k |
79k |
Ω |
下拉电阻 |
RPD |
- |
29k |
48k |
88k |
Ω |
说明： 上表中VDDIO代表各个IO电源域电压，如IOLDO1、IOLDO4等。 GPIO唤醒源说明： GPIO分为3组，分别是S_AGPIO、S _MGPIO、S_HGPIO。 S_AGPIO在芯片深睡时可以作为唤醒源来唤醒芯片，并在深睡时上述管脚的PINMUX功能和PAD功能（包括驱动能力配置、输入使能配置、上下拉配置）都能正常保持。S_HGPIO、S_MGPIO在深睡时不能作为唤醒源，并且深睡时PINMUX功能失效，只有PAD功能可以进行保持。 对于S_HGPIO、S_MGPIO管脚，在深睡时PINMUX功能会丢失，在唤醒恢复前其PINMUX是作为GPIO的功能。对于睡眠时上下拉有强约束的管脚，需要进行特殊配置。例如对于SPI的CS管脚，需要在深睡中持续保持高，可以通过配置默认上拉来进行保证；对于I2C的管脚，空闲态为高，需要配置外部上拉电阻或者配置上拉。
QSPI接口
模组支持3路QSPI接口，其中默认QSPI0对接Nor Flash；QSPI1默认对接Nand Flash；QSPI2默认对接屏幕。外接Nor Flash最高频率100MHz；外接Nand Flash接口最高频率100MHz；外接屏幕扩展，支持SDR/HDR（55MHz）。
Nor Flash/Nand Flash进行电路设计时，WP、CS、HOLD管脚要配置上拉电阻。以Nor Flash为例，其参考设计如图1所示，Nand Flash同理。QSPI2接屏幕仅要求CS配置上拉电阻。
说明：
- 对于送显等需要长走线的应用，为达到接口最高速率规格，建议QSPI接口信号线源端都预留串接电阻。
- 对于QSPI Nor Flash等应用场景建议QSPI_CS/QSPI_D3/QSPI_D2预留上拉电阻，其他应用场景按需增加。
- Nor Flash上拉电阻使用的电源IOLDO6为器件供电电源。Nand Flash使用的上拉电源为VDD_PMU_1P8_SW0，供电电源应保持一致。
SPI接口
HiDiTingV100模组支持1个SPI接口，支持Master/Slave模式，Master模式，最大频率32MHz；Slave模式，最大频率16MHz。
须知：
- SPI相关数据线不支持Master、Slave数据方向自动切换。
- 须确保SPI上拉电压VDD和SPI外设VDD的供电保持一致，以避免因电压不一致而导致电源通过IO管脚漏电现象。
以SPI0接口且对端设备片选信号低有效为例，其接口设计如图1所示。
UART接口
模组有三路UART（UART2、UART3、UART4）用于调测，如需对接外设，请适配软件使用UART2或UART3。以四线UART为例，其接口设计如图1所示。
须知： UART4不能用于对接外设。
说明： 示意图仅表示连线关系。
I2C接口
模组内提供4路I2C接口，支持Master和Slave。可以工作在以下速度模式下：标准模式（100kbit/s）、快速模式（400kbit/s）、快速模式+（1Mbit/s）。
- I2C总线协议，既支持Master模式，也支持Slave模式。
- I2C主机可以向从机写入数据，也可以接收从机发来的数据。
以I2C0为例，典型电路如图1所示。
须知：
- 须确保I2C上拉电压VDD和I2C外设VDD的供电保持一致，以避免因电压不一致而导致电源通过IO管脚漏电现象。
- 为确保可靠性，慎用I2C的SCL、SDA可自动识别的器件选型，推荐使用固定I2C管脚定义的器件。
eMMC
- 模组支持10线eMMC接口，接口最高时钟频率100MHz。
- CMD、D0管脚增加上拉电阻，CLK管脚增加pF级滤波电容，其余管脚不作要求。
- 外部的eMMC存储芯片，不使用的通信DATA口可悬空处理。
- 外部的eMMC存储芯片，RST_N信号建议进行上拉处理。
以两路供电eMMC芯片为例：VCC电源为3.3V，VCCQ电源为1.8V。具体参考eMMC器件手册，硬件设计时需满足其电源上电时序，典型设计如图1所示。
须知： 须确保eMMC上拉电压VCCQ和eMMC外设VCCQ供电保持一致，以避免因电压不一致而导致电源通过IO管脚漏电现象。
SDIO
支持1组SDIO接口，仅支持Master模式，接口最高时钟频率为50MHz。上下拉电阻的设置根据对端器件使用要求进行设计，板级空间充裕的情况下，建议CMD管脚、D0～D3管脚预留上拉电阻，CLK管脚预留pF级滤波电容，如图1所示。
须知： 须确保SDIO上拉电压VCC和SDIO外设VCC供电保持一致，以避免因电压不一致而导致电源通过IO管脚漏电现象。
PWM接口
模组支持同时输出多组不同的互补输出PWM信号：APWM0_N/APWM0_P、APWM1_N/APWM1_P、MPWM0_N/MPWM0_P。
支持对多路PWM进行分组，位于同一组内的PWM同步输出（软件可合理通过配置周期、相位和占空比实现同频同相、互补等功能）。
须知： 受芯片设计、后端设计和物理实现的影响，同一组内的PWM之间可能存在1～2个PWM时钟周期的相位误差，无法做到完全同步，应用需要评估影响。
PWM接口使用32MHz时钟作为计数时钟，占空比可调，其高电平为对应管脚电源域电压。
如果需要使用1MHz以上PWM信号，PCB设计时需要特别注意控制阻抗匹配，确保信号完整性。
MIPI接口
- 支持1lane的MIPI显示接口。
- 由于高速接口可能带来辐射，建议预留共模电感，抑制辐射。
-
外设屏幕送出的帧同步信号DSI_TE，必须接到对应的复用管脚上，不能作为普通输入信号处理。
ADC接口
- HiDiTingV100模组内有集成AUXADC（Auxiliary Analog-to-Digital Converter），12bit精度，主要用于电压检测场景。
- 其中IOLDO2为ADC参考源，最大供电30mA，可以作为外部ADC信号的输入参考源，但注意不要给外部器件供电。
- ADC采样速率越高，对外部电路驱动能力要求越强。
- 推荐外置BUFFER作为ADC的输入源。如果需要使用分压采样的方式给ADC输入，建议在管脚处预留对地10nF电容；其中上拉电阻R1和下拉电阻R2的并联值建议＜100kΩ（随着采样速率增加，阻值需对应降低）。
ADC典型应用场景如图1所示。
说明：
- 对于电池电压检测等对电压检测精度有需求的应用场景，首选AUX_ADC0/AUX_ADC1/AUX_ADC2/AUX_ADC3。
- 为保证AUX_ADC测量精度，AUX_ADC管脚输入电压范围控制在0.2V～1.6V之间。
- AUX_ADC分压电阻建议选用1%精度电阻。
USB电路设计
模组主控芯片支持USB Host/Device，支持USB 2.0接口：
- 芯片不支持5V直接供电，如果使用USB的VBUS给系统供电，中间必须增加LDO/BUCK/CHARGER等做电压转换，为了确保电源安全，建议预留板级防浪涌器件。
- VBUS的插入识别，可以使用S_AGPIO_18的USB_VBUS来实现。USB_VBUS只能用来判断插入/拔出，无法测试VBUS电压。
- USB DP/DM为通信管脚，建议预留串阻（2.2Ω级别）或者共模电感、ESD器件等，以抑制长线和PC端可能引起的ESD破坏。
模组内CAT1芯片提供一个USB2.0 Device接口，支持FS（Full-Speed）、HS（High-Speed）两种模式，速率分别可达12Mbit/s和480Mbit/s。可用于AT命令传送、数据传输、抓取log和固件升级。详细的接口分配如表1所示。
表 1 模组CAT1芯片接口分配
功能 |
引脚定义 |
备注 |
|---|---|---|
USB |
CAT1_USB_DP |
USB差分数据＋，需要做90Ω差分阻抗控制，不用则悬空。 |
CAT1_USB_DM |
USB差分数据－，需要做90Ω差分阻抗控制，不用则悬空。 |
|
CAT1_USB_BOOT |
强制加载引脚，拉低芯片在开机时进入强制加载模式，可通过USB接口进行固件升级。 |
|
CAT1_USB_VBUS |
USB插拔检测，不用则悬空。 |
I2S接口
模组支持1路I2S（Inter-IC Sound）口（I2S0），可以外接Smart PA与音频外设。
- 支持I2S/PCM/TDM 16bit、20bit、24bit、32bit通道有效位宽（数据精度）可选。
- I2S的时钟源频率支持：12.288MHz、24.576MHz（标准采样率）；12.8MHz、25.6MHz（非标采样率）。
- 支持16.7k/50k/100k/200k/400k Hz非标采样率，位宽16/24 bit。
- 支持8k/16k/32k/48k/96k/192k/384k Hz标准采样率，位宽16/24 bit。
SmartPA可选用商用芯片，配置接口使用I2C等，数字信号选择I2S信号。
模组对接SmartPA参考图如图1所示。
说明： 为防止I2S工作异常，软件配置上I2S_CLK/I2S_WS/I2S_DI/I2S_DO需要遵循如下操作：
- 芯片上电初始化时，保持接口为上拉。
- 复用为I2S功能时，推荐配置接口为下拉（其中I2S_DI需要根据对端器件选择上拉/下拉）。
- 业务使用时，接口不做上下拉配置。
- 业务结束后，配置接口为输入下拉IPD。
PDM输入接口
模组支持1组PDM接口，支持对接DMIC器件。每组接口支持对接两个DMIC，PDM数据和时钟信号复用到GPIO管脚。通过L/R选择管脚区分两个声道。
DMIC的时钟频率为768kHz～3.2MHz，其中支持频点：1.536MHz、3.072MHz（标准采样率）、1.6MHz、3.2MHz（非标采样率）。
图1为PDM接口对接2个DMIC器件的参考电路。
AMIC接口
模组支持1路模拟MIC输入，模拟MIC输入为差分信号，芯片侧有0.9V偏置。
AMIC器件与模组端须加隔直电容，隔直电容必须选用2.2μF及以上电容（建议选用2.2μF，可以根据单板情况调整）。
为保证信号质量，建议：
- AMIC器件的偏置电源输入放置去耦电容（建议470nF）。
- 放置在射频天线区域的AMIC，在Codec输出管脚处需预留串联电感的位置，用于抑制EMI干扰。
- 模组侧AMIC差分输入信号线上增加33pF滤波电容，如果走线临近射频区域，两边都预留33pF电容。
-
当AMIC在副板时，建议在主板侧BTB连接器旁的AMIC信号和MICBIAS电压上增加33pF滤波电容。
如模拟MIC为单端输出方式，模组的MIC_N端通过隔直电容单点接地。
如驻极体MIC为单端输出方式，驻极体MIC的GND端建议串接2.2kΩ电阻后单点接地。
驻极体的OUT信号输出端，需要串接2.2kΩ到MICB，给驻极体MIC供电。
说明：
- 模拟AMIC功能不使用时，相应管脚悬空即可。
- 如果芯片MIC输入端接2.2μF电容，需要约束电容的有效容值为±20%（容值以仪器测试结果为准）。
VICAP接口
模组支持VICAP对接摄像头模组，摄像头时钟建议使用板级时钟。
为保证信号质量，建议：
- VICAP的DATA与CLK建议同向走线等长，保证并行信号线信号质量。
- 有源晶振需要靠近摄像头连接器放置。
HS音频输出接口
模组支持两路HeadSet（HS）下行差分输出，共模偏置0.9V，可对接模拟音频PA。
为保证信号质量，建议：
- 模组DAC输出为Class D，靠近模组侧建议增加固定RC滤波电路，串阻47Ω，对地电容100nF，对高频载波进行有效过滤，避免影响后级模拟PA放大。
-
模拟PA侧匹配需根据器件型号进行调整。
下载调测接口
说明： JLINK调试管脚、UART管脚等调测接口建议预留板级TP点。
主控芯片下载调测接口
HiDiTingV100模组提供多种调测接口满足不同的调测需求，其中主控芯片调测接口包含JLINK、UART、USB等接口，参考表1。
- USB用于主控空片烧录（高速），使用USB烧录时S_AGPIO 18需配置为USB_VBUS作为插入检测功能，UART2_RX同时需要拉低接地处理。
- UART_2用于主控烧录、AT指令口，UART_3用于连接DebugKits工具，支持在线压缩日志、资源文件加载、虚拟Shell命令。
- JLINK调试接口建议采用1.8V电平，对接JLINK调试盒子时，接口电平必须为1.8V，不建议通过中间加电平转换芯片将其转换成3.3V。
表 1 主控芯片调测接口说明
管脚编号 |
管脚功能 |
功能描述 |
|---|---|---|
19 |
USB_DP |
主控芯片差分信号管脚。 |
21 |
USB_DM |
主控芯片差分信号管脚。 |
111 |
UART2_TXD |
芯片空片时：默认复用为UART2_TXD（空片烧录使用）。 |
113 |
UART2_RXD |
芯片空片时：默认复用为UART2_RXD（空片烧录使用）。 |
53 |
SWD_CLK |
为保证芯片正常工作，管脚禁止外接上拉电阻、外挂电容负载等。 |
50 |
SWD_DATA |
为保证芯片正常工作，管脚禁止外接上拉电阻、外挂电容负载等。 |
CAT1与GNSS下载调测接口
-
CAT1芯片调测接口包含USB、UART等接口。
其中USB2.0 Device接口支持FS（Full-Speed）、HS（High-Speed）两种模式，速率分别可达12Mbit/s和480Mbit/s。可用于AT命令传送、数据传输、抓取log和固件升级。
CAT1 DEBUG_UART仅用于内部调测。
-
GNSS芯片留有一个B4_UART1_TXD调测接口用于DEBUG日志上报。
表 1 CAT1与GNSS调测接口说明
管脚编号 |
管脚功能 |
功能描述 |
|---|---|---|
132 |
CAT1_USB_DP |
CAT1芯片USB差分输入输出管脚。 |
131 |
CAT1_USB_DM |
CAT1芯片USB差分输入输出管脚。 |
130 |
CAT1_USB_VBUS |
CAT1芯片USB检测信号。 |
129 |
CAT1_USB_BOOT |
CAT1芯片USB强制加载信号，低电平有效。 |
125 |
B4_UART1_TXD |
GNSS DEBUG日志输出管脚。 |
PCB设计指导
通流参考
Layout走线通流请参考表1。
表 1 通流参考
管脚编号 |
管脚名称 |
参考通流（mA） |
|---|---|---|
58 |
VSYS |
900 |
57 |
VDD_PMU_1P8_SW0 |
80 |
85 |
VDD_PMU_MICLDO0 |
10 |
59 |
VDD_PMU_IOLDO2 |
100 |
63 |
VDD_PMU_IOLDO3 |
300 |
56 |
VDD_PMU_IOLDO6 |
100 |
24 |
B4_VBAT_2871 |
300 |
47 |
B4_VDD_1P8 |
200 |
12 |
VDDIO_B |
50 |
118 |
CAT1_VBAT1 |
900 |
119 |
CAT1_VBAT2 |
1000 |
关键信号约束
- MIPI高速信号，需要同层等长走线和包地处理，尽量走表层，MIPI信号按照单端50Ω、差分100Ω走线阻抗处理，以保证信号完整性。
- 高速IO和高速时钟信号如QSPI0，尽量在内层同层等长走线，包地隔离处理。
- AUX ADC模拟信号应该内层走线，包地保护。
- AMIC差分输入信号按照差分紧耦合走线，四面包地（非射频地）；走线通路，在空间上（不同层之间）尽量避免电源、时钟、射频线等强干扰信号的交叉、并行走线；尽量避免表层布线，不能避免时表层连续走线尽量短；隔直电容和33pF滤波电容靠近MIC器件处放置；MICLDO等为AMIC供电走线尽量四面包地。
- AMIC单端连接方式下，AMIC器件地需要单点接地 ，且需要通过2.2μF电容连接至芯片MIC0_N/MIC1_N/MIC2_N管脚。
- HSP/N峰值电流225mA，到负载端的电阻控制在0.05Ω以下，建议走线宽度不小于6mil。按照差分紧耦合走线，四面包地（非射频地）；走线通路，在空间上（不同层之间）尽量避免电源、时钟、射频线等强干扰信号的交叉、并行走线；尽量避免表层布线，不能避免时表层连续走线尽量短。
- 高速IO和高速时钟信号线走内层，包地隔离处理，远离辐射干扰。
- USB_DP/USB_DM差分走线，差分阻抗控制90Ω；要求立体包地，减少干扰。
射频特性
蜂窝网络
工作频段
表 1 工作频段
工作频段 |
发送（MHz） |
接收（MHz） |
|---|---|---|
LTE-FDD B1 |
1920～1980 |
2110～2170 |
LTE-FDD B3 |
1710～1785 |
1805～1880 |
LTE-FDD B5 |
824～849 |
869～894 |
LTE-FDD B8 |
880～915 |
925～960 |
LTE-TDD B34 |
2010～2025 |
2010～2025 |
LTE-TDD B38 |
2570～2620 |
2570～2620 |
LTE-TDD B39 |
1880～1920 |
1880～1920 |
LTE-TDD B40 |
2300～2400 |
2300～2400 |
LTE-TDD B41 |
2535～2675 |
2535～2675 |
发射功率
表 1 射频发射功率
频段 |
最大值 |
最小值 |
|---|---|---|
LTE-FDD B1/B3/B5/B8 |
23dBm±2dB |
<-39dBm |
LTE-TDD B34/B38/B39/B40/B41 |
23dBm±2dB |
<-39dBm |
接收灵敏度
表 1 射频接收灵敏度
频段 |
典型值（dBm） |
CAT1规范要求（dBm） |
|---|---|---|
LTE-FDD B1（10MHz） |
-99 |
-94 |
LTE-FDD B3（10MHz） |
-99 |
-91 |
LTE-FDD B5（10MHz） |
-99 |
-92.5 |
LTE-FDD B8（10MHz） |
-98.5 |
-91.5 |
LTE-TDD B34（10MHz） |
-101 |
-94.5 |
LTE-TDD B38（10MHz） |
-101 |
-92.5 |
LTE-TDD B39（10MHz） |
-100.5 |
-94.5 |
LTE-TDD B40（10MHz） |
-100.5 |
-94.5 |
LTE-TDD B41（10MHz） |
-101 |
-92.5 |
BT
工作频段
表 1 BT工作频段
类型 |
频段（MHz） |
|---|---|
BT/SLE（星闪） |
2402～2480 |
发射功率及灵敏度
表 1 发射功率及灵敏度
类型 |
参数 |
典型值（dBm） |
|---|---|---|
TX Power(dBm) |
BR（GFSK） |
10 |
2EDR（QPSK） |
6 |
|
3EDR（8PSK） |
6 |
|
BLE 1M |
10 |
|
BLE 2M |
10 |
|
SLE（FT1） |
10 |
|
SLE（FT2） |
6 |
|
SLE（FT4） |
6 |
|
RX Sensitivity(dBm) |
BR（GFSK） |
-94 |
2EDR（QPSK） |
-93 |
|
3EDR（8PSK） |
-87 |
|
BLE 1M |
-96 |
|
BLE 2M |
-93 |
|
SLE（FT1） |
-96 |
|
SLE（FT2） |
-99 |
|
SLE（FT4） |
-107 |
GNSS
工作频段
表 1 GNSS工作频段
GNSS星系类型 |
频段（MHz） |
|---|---|
GPS |
1575.42±1.023（L1） |
BDS |
1561.098±2.046（B1I） |
Galileo |
1575.42±2.046（E1） |
GLONASS |
1597.5～1605.8（L1） |
GNSS灵敏度
表 1 GNSS灵敏度
参数 |
描述 |
典型值（dBm） |
|---|---|---|
灵敏度 |
冷启动捕获灵敏度 |
-149 |
热启动捕获灵敏度 |
-159 |
|
跟踪灵敏度 |
-162 |