Hi3516CV610 硬件设计 Checklist（QFN）
前言
概述
本文档主要介绍Hi3516CV610芯片方案的硬件Checklist。
产品版本
与本文档相对应的产品版本如下。
须知：
- 根据功能不同，将Hi3516CV610分为10B/00S/20S/00G/20G不同型号，差异部分请见《Hi3516CV610 超高清智慧视觉 SoC 产品简介》“型号配置差异”。
- 本文档仅支持Hi3516CV610-10B/20S/20G。
读者对象
本文档（本指南）主要适用于以下工程师：
符号约定
在本文中可能出现下列标志，它们所代表的含义如下。
符号
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说明
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表示如不避免则将会导致死亡或严重伤害的具有高等级风险的危害。
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表示如不避免则可能导致死亡或严重伤害的具有中等级风险的危害。
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表示如不避免则可能导致轻微或中度伤害的具有低等级风险的危害。
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用于传递设备或环境安全警示信息。如不避免则可能会导致设备损坏、数据丢失、设备性能降低或其它不可预知的结果。
“须知”不涉及人身伤害。
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对正文中重点信息的补充说明。
“说明”不是安全警示信息，不涉及人身、设备及环境伤害信息。
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修改记录
文档版本
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发布日期
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修改说明
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00B01
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2026-06-30
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第1次临时版本发布。
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Checklist
芯片电源地的设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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VDD电源选型:
针对Hi3516CV610-10B，SOC的电源芯片选型要求其供电能力不小于2A，要求使用非轻载高效器件，选择开关频率1MHz及以上，非轻载高效的DC-DC，具体参考Hi3516CV610QDMEB最新原理图；
针对Hi3516CV610-20S/20G，SOC的电源芯片选型要求其供电能力不小于2.5A，要求使用非轻载高效器件，选择开关频率1MHz及以上，非轻载高效的DC-DC,具体参考Hi3516CV610QDMEB最新原理图；VDD电源的实际电压由SVB动态调压电路控制，具体参考Hi3516CV610QDMEB最新原理图。DCDC使用请咨询DCDC原厂。
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VDD电容滤波电容类型、数量和布局要求复制Hi3516CV610QDMEB，特别注意PIN11、PIN14及PIN 50需要表贴电容，具体参考Hi3516CV610QDMEB最新原理图和PCB。
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保证VDD电源铜皮宽度达2A及以上的通流能力，DC-DC尽量靠近SOC放置；在兼顾散热孔前提下，保证芯片供电脚附近的铜皮不要被GND过孔打碎。详细请见《Hi3516CV610 硬件设计用户指南（QFN）》“2.1 电源与滤波电容设计”小节。
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Hi3516CV610内核电源必须采用SVB调压电路，否则会出现不稳定或死机等不可预知的现象。
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复位电源上电时序，请参见《Hi3516CV610 硬件设计用户指南（QFN）》“1.2.5 上下电时序”小节。
复位电源下电时序，请参见《Hi3516CV610 硬件设计用户指南（QFN）》“1.2.5 上下电时序”小节。
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AVDD33_PLL与3.3V之间用磁珠（1kΩ@100MHz，内阻小于1.25Ω）进行隔离,靠近SOC放2.2uF电容， 滤波电容独立过孔与内层GND相连，TOP层与bottom层不与GND连接，选用非轻载高效DCDC。
AVDD33_DDR_PLL与3.3V之间用磁珠（1kΩ@100MHz，内阻小于1.25Ω）进行隔离，靠近SOC放100nF电容。
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主芯片时钟电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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主芯片需要一个24MHz外接时钟，最大偏差±30ppm。
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RTC时钟需要一个32.768kHz外接时钟，内置RTC的计时精度主要取决于外部晶体，请综合考虑晶体频率误差、温度漂移等因素，选择合适的晶体。
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晶体及Xin，Xout，信号走线越短越好且全程做包地处理，保证有完整的参考平面，晶体电路下不能有高速信号穿过。
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确保板面干净、整洁，防止锡渣粘连漏电，导致外置晶体高湿环境不起振。
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上下电时序设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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上电时序要求3.3V(1.8V)>DDRIO>VDD>RESET。
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3.3V到Core电源稳定时间需要在8ms以内。
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下电时序要求:
当3.3V电源电平下降到POR的阈值时，触发POR产生复位信号>RESET>VDD下电
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复位电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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小系统相关的外设（例如：存放boot的flash器件）必须先于或同时于Hi3516CV610释放复位信号，否则可能会出现无法启动等异常情况。
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IO电源设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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IO电源（管脚名DVDD33）：连接数字3.3V电源。Sensor时钟、MIPI/LVDS接口电源（管脚名AVDD18_MIPIRX）：连接数字1.8V电源。
FLASH、EMMC、SDIO0接口IO电源（管脚名DVDD3318_FLASH）：连接数字3.3V/1.8V，实际连接的电源要与对接芯片的接口电平保持一致。
sensor配置管脚IO电源（管脚名DVDD3318_SENSOR）：支持3.3V/1.8V电源，实际连接的电源要与对接芯片的接口电平保持一致。
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DVDD3318_FLASH电平存在3.3V和1.8V，两种电平模式支持最高速率不同：3.3V最高99MHz,1.8V最高75MHz，在硬件设计时，需要特别注意软件与硬件适配，如果选择1.8V器件，uboot表格软件上要适配最大不超过75MHz的频率；如果选择3.3V器件，uboot表格软件上要适配最大不超过99MHz的频率；防止出现速率与电平不匹配，出现flash启动异常。DMEB默认适配75MHz,如有快启需求，需要更新软件。
务必进行软、硬件速率适配
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DDR电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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Hi3516CV610-10B内置DDR2，电源典型IO电压（管脚名VDDIO_DDR）：连接1.8V/1.5V电源。
Hi3516CV610-20S/20G内置DDR3/3L，电源典型IO电压（管脚名VDDIO_DDR）：连接1.5V（DDR3）/1.35V(DDR3L)电源。
电源芯片选型要求非轻载高效器件。
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SPI NOR/SPI Nand/eMMC电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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FLASH的设计要求请参考《Hi3516CV610 硬件设计用户指南（QFN）》“1.1.6 FLASH原理图设计”和“2.4 FLASH电路设计”小节。
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DVDD3318_FLASH电平存在3.3V和1.8V，两种电平模式支持最高速率不同：3.3V最高99MHz,1.8V最高75MHz，在硬件设计时，需要特别注意软件与硬件适配，防止出现速率与电平不匹配，出现flash启动异常。
特别注意：如果选择1.8V器件，uboot表格软件上要适配最大不超过75MHz的频率；如果选择3.3V器件，uboot表格软件上要适配最大不超过99MHz的频率；防止出现速率与电平不匹配，出现flash启动异常。DMEB默认适配75MHz,如有快启需求，需要更新软件。
务必进行软、硬件速率适配
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SPI/I2C电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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I2C信号SCL、SDA,需要外接上拉电阻，根据总线负载不同，选择不同阻值的电阻。
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I2C总线上各器件地址不要冲突。
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视频输入电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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Hi3516CV610支持多路sensor输入，sensor的配置接口电平只支持3.3V/1.8V,设计请与对接sensor的电平匹配。
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MIPI RX/LVDS接口内置了100Ω跨接匹配电阻，外部无需再设计或者预留。
MIPI Rx/LVDS接口的设计要求，请参考《Hi3516CV610 硬件设计用户指南（QFN）》“1.3.2 音视频接口”小节的sensor配置接口设计。
VI接口应用场景请参考《Hi3516CV610 VI输入场景详细说明》。
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MIPI RX[0:1]的数据信号的线长均以MIPI RX[0:1]时钟信号的线长为基准，偏差控制在±300mil以内(封装+PCB联合控制等长；
差分信号组内走线长度偏差控制在±5mil以内，差分阻抗控制在100Ω。
注意：差分信号经过连接器时，相邻差分信号对之间必须使用GND管脚进行隔离。
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VI_CLK需在源端串33Ω，VI接口输入BT.1120信号时，高8bit是Y（亮度）信号，低8bit是C（色度）信号，注意不要对接错误。详细见《Hi3516CV610 VI输入场景详细说明》。
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请参考“1.3.2.4 VI接口设计”中MIPI 4Lane模式及2lane+2lane模式下的线序要求进行检查
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当两路时钟同时工作时，注意检查配置和物理连接。
sensor CLK其信号走线在 15 inch以内，其频率需在26MHz以内，sensor CLK其信号走线在4 inch，其频率需在75MHz以内。
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音频电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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AC_VREF引脚上的滤波电容2.2uF+100nF。
电容需要靠近主芯片放置，滤波电容地与强干扰的数字地做隔离。
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Hi3516CV610提供了1个AC_MICBIAS管脚，
AC_MICBIAS管脚处需要放置一个2.2uF电容，与强干扰的数字地做隔离。
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Audio模块容易受电源噪声和信号串扰影响，为了有效降低音频底噪，需要根据使用场景做相应处理，具体请见《Hi3516CV610 硬件设计用户指南（QFN）》“2.7模拟音频电路设计”小节。
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在使用MIC输入时，仅支持差分输入，用伪差分接入方式，负端接地，伴随正端从座子处一直接入SOC。
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音频输入信号上的隔直电容靠近Hi3516CV610放置，电容容值推荐选择2.2uF，并靠近SOC串4.7KΩ电阻。
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模拟音频输入输出信号、MICBIAS信号以GND为参考平面，并保证参考平面完整。
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模拟音频输入全程包地处理，差分时要求整组包地，输出信号、MICBIAS信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置。
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为获得较好的音频质量，建议在音频输出管脚AC_OUT的外围增加音频放大器以及滤波电路，详细请参考Hi3516CV610QDMEB板最新版本原理图。
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电源 (特别是VDD)、音频信号线及功放运放器件的电源走线、信号走线不要出现空间重叠，做好空间隔离。
如果SOC VDD的DCDC输入电源与运放或者功放供电电源合并，PCB设计上注意VDD的DCDC输入电源与运放或者功放的电源Y型走线。
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I2S接口的MCLK需在芯片近端串联33Ω电阻，用以获取更好的信号质量。
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ETH电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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FE模块的模拟电源AVDD33_FE建议预留0Ω电阻与系统数字3.3V电源隔离，靠近管脚放置一个100nF电容。
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FE网口点灯控制管脚，存在3.3V和1.8V两种电平，根据实际LED选型进行设计。
注意：GPIO管脚外部的上下拉电阻设计与LED默认状态保持匹配，以防出现上电时LED异常“闪烁”的问题。
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防护设计，SOC与变压器间，串接2Ω电阻，封装大小0603，差分线PN之间预留TVS管电路，根据要求，实际测试TVS是否需要加上，建议参考Hi3516CV610QDMEB中的设计。
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LED灯设计需要增加限流电阻，不可IO直驱。
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ETH的设计要求请参考《Hi3516CV610 硬件设计用户指南（QFN）》的“1.3.1 百兆网络接口（FE接口）”和“2.5 FE信号PCB设计”小节。
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USB电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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Hi3516CV610提供1个USB2.0接口，USB支持Host或者Device。详细请参考《Hi3516CV610 硬件设计用户指南（QFN）》“1.3.5 USB2.0接口”和“2.9 USB2.0信号设计”小节。
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JTAG和系统控制电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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JTAG的TDI、TDO、TMS接4.7KΩ的上拉电阻，TCK接1KΩ的下拉电阻，TRSTN信号接10KΩ的下拉电阻，预留上拉电阻。
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SDIO电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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SDIO0/1_CARD_POWER_EN_N低电平有效，其电平为3.3V电平。
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SDIO0/1可用于对接SD卡，SDIO0支持3318电源。
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当使用SD卡功能时，SDIO0/1_CARD_DETECT信号建议预留外接上拉电阻，推荐上拉电阻10KΩ。
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PCB布局时，SD卡背面不要放置大功率的器件，以防止SD卡高温下失效。
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UART电路设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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默认使用UART0进行调试，UART应用必须参考《Hi3516CV610 硬件设计用户指南（QFN）》“1.3.9 UART”小节。
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特殊GPIO设计要求
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Items
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客户确认（PASS/NO PASS）
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备注
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GPIO0_0管脚号6，用于按键升级功能，需要接按键并上拉到DVDD3318_FLASH。
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如果客户不使用UPDATE_MODE_N功能，客户只能用该管脚的GPIO输出功能，硬件设计必须保证该管脚有外部上拉电阻，阻值建议为4.7KΩ，同时该引脚必须使用串阻和电容进行防护设计。
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MIPI RX复用了GPIO功能，如果需要使用这部分GPIO：
- 速率不能超过10MHz，走线长度不超过10inch，最大负载为10pF。
- 这些GPIO驱动能力弱，不能用作电流源（如用于驱动LED）。
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如果使用GPIO作为跨板连接，建议靠近连接器设计串阻进行ESD防护，阻值建议100Ω。
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SENSOR0_CLK复用了TEST_CLK,在uboot生效前，此脚会输出波形，如果使用GPIO，需要评估是否有影响。
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注意检视配置字及UPDATE_MODE_N与外设的上电状态，是否符合设计预期。
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PCB设计时特别注意配置字上下拉电阻的共焊盘设计，避免出现桩线，造成信号质量问题。
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如果存在GPIO使能、控灯等应用场景，请参考《Hi3516CV610_PINOUT_CN (QFN)》“4.管脚默认状态”页签，进行上电电平状态检查，防止出现异常现象。
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数字接口包括GPIO需要测试调整驱动到合适的值，防止过冲过大，超过器件使用规格；调试方法请参考《Hi3516CV610/Hi3516CV608 各IP/IO涉硬参数 调试指南》
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