Hi3516CV610 硬件设计用户指南（QFN）
前言
本文档主要介绍Hi3516CV610 芯片方案的硬件原理图设计、PCB设计、单板热设计建议等。
与本文档相对应的产品版本如下。
须知：
- 根据功能不同，将Hi3516CV610分为10B/00S/20S/00G/20G不同型号，差异部分请见《Hi3516CV610 超高清智慧视觉 SoC 产品简介》“型号配置差异”。
- 本文档仅支持Hi3516CV610-10B/20S/20G。
本文档（本指南）主要适用于以下工程师：
- 技术支持工程师
- 单板硬件开发工程师
在本文中可能出现下列标志，它们所代表的含义如下。
原理图设计
小系统外部电路要求
Clocking电路
通过芯片内部的反馈电路与外部的24MHz晶体振荡电路一起构成系统时钟电路。
推荐晶振连接方式及器件参数如图1所示。
选用的电容需要跟晶振的负载电容匹配，材质建议采用NP0。建议选用4pin 贴片晶振，其中2个GND管脚与单板地充分连接，增强系统时钟抗ESD干扰能力。
Hi3516CV610内置RTC，单板需要给RTC提供时钟电路，晶振连接方式及器件参数如图2所示。
内置RTC的计时精度主要取决于外部晶体，请综合考虑晶体频率误差、温度漂移等因素，选择合适的晶体；对计时精度要求较严格的产品，建议选择外置高精度集成RTC。
说明：
- 电路中的电容取值需要与实际使用的晶体负载电容相匹配，满足24MHz频偏最大±30ppm要求；电路中的1.5KΩ电阻仅供参考，其电阻阻值需根据晶体的选型参数进行实际联调后再确定；不同品牌和型号的晶体，其固有的电性能参数可能不同，那么电路中的电容和电阻取值也会不同。
- 建议选用CL范围为8-18pF的24MHz晶体，并通过测量确定安全因子>5，当前参考设计选用的 24MHz 晶体 CL 值为 12pF。
- 建议选择CL范围在10pF~15pF的32.768KHz晶体，并通过测量确定安全因子>5，晶体内阻不超过70KΩ。
- 系统24MHz时钟或者RTC时钟使用有源晶体时，从管脚XIN或者RTC_XIN输入，管脚XOUT或者RTC_XOUT悬空。
复位电路
Hi3516CV610支持内部POR（Power on Reset）复位，不支持外部复位。
主芯片上电后由内部POR电路对整个芯片进行复位（复位脉冲宽度典型约为16ms）。
推荐客户采用Hi3516CV610芯片SYS_RSTN_OUT管脚（管脚号为8）输出复位信号来复位与小系统相关的外设（例如：存放boot的flash器件）。
SYS_RSTN_OUT信号的电平与DVDD3318_FLASH管脚（管脚号为80）保持一致。
为确保系统能正常启动，小系统相关的外设（例如：存放boot的FLASH器件）必须先于或同时与Hi3516CV610一起释放复位信号，否则可能会出现无法启动等异常情况。
JTAG接口
JTAG接口信号描述如表1所示。
表 1 JTAG 接口信号
Hi3516CV610支持1个JTAG接口，但这个JTAG接口与I2S、SDIO1复用。
- 管脚26（TDI）、18（TDO）、19（TMS）、22（TCK）、27（TRSTN）默认的功能为JTAG功能。
- 如果上述5个管脚复用为SDIO1、SPI、GPIO、UART1、PWM、SENSOR1_RSTN或I2S时，需要在软件中配置复用关系。
JTAG连接方式及标准连接器管脚定义如图1所示。
Hi3516CV610硬件初始化系统配置电路
Hi3516CV610上电初始化的过程中，需要根据配置管脚的上下拉电阻状态来确定各部分的工作模式。硬件配置信号描述如表1所示。
表 1 信号描述
表1中所列的系统配置管脚与其他功能有复用关系。如果这些管脚和外设器件的信号管脚有连接，那么必须在该信号上设计上下拉电阻来确定配置管脚的初始状态，且上电过程中，外设不会改变上下拉确定的电平状态，上拉电阻阻值推荐4.7KΩ，下拉电阻值推荐1KΩ。 PCB设计时特别注意配置字上下拉电阻的共焊盘设计，避免出现桩线，造成信号质量问题。
DDR电路设计
接口介绍
Hi3516CV610-10B内置 DDR2，20S/20G内置DDR3/3L，三者引脚P2P，只需要关注DDR部分的电源设计，详细内容请参考DDR电源设计章节。
FLASH原理图设计
接口介绍
支持SPI NOR FLASH、SPI NAND FLASH和eMMC接入。
信号处理
SPI FLASH设计
外接单片SPI FLASH时，SPI FLASH匹配设计推荐如表1所示，连接方式推荐如图1所示。
表 1 单片SPI FLASH匹配设计方法
外接两片SPI Flash时，此时接EMMC颗粒及SDIO0接卡场景不支持，SPI Flash匹配设计方法推荐如表2所示，连接方式推荐如图2所示。
表 2 两片SPI FLASH匹配设计方法
SOC端串接10Ω电阻，靠近对接器件分别串接75Ω电阻。信号走线主线长度不超过3inch，分叉线长度不超过1inch，分叉点之后的长度误差不超过0.3inch。 |
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信号走线主线长度不超过3inch，分叉线长度不超过1inch，分叉点之后的长度误差不超过0.3inch。其中，SFC_WP_IO2需要下拉，推荐下拉电阻阻值为4.7kΩ；SFC_HOLD_IO3需要上拉，推荐上拉电阻阻值为4.7kΩ。 |
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- 如果选择从SPI FLASH启动，那么主芯片的复位信号释放之后，主芯片默认从SFC_CSN0管脚控制的FLASH中读取Boot。这种情况下，请将存放Boot的FLASH的CS管脚连接至SFC_CSN0管脚上。
- 使用SPI Nor Flash时，如无快速启动需求，且对可靠性要求高，建议采用“1线”模式，将主芯片的SYS_RSTN_OUT连接到Flash的复位管脚。如有快速启动需求，建议采用“4线”模式，预留复位电路，同时与Flash厂家确认风险。
- 使用SPI Nand Flash时，因为SPI Nand Flash器件无复位管脚，建议采用“4线”模式，同时与Flash厂家确认风险。
- 如果客户单板的FLASH工作模式与DEMO单板不同，请参考发布包中only for reference 目录下的《基于fmcv100控制器的Flash移植指南》进行软件修改。
- SOC Flash电平存在3.3V和1.8V，两种电平模式支持最高速率不同：3.3V最高99MHz,1.8V最高75MHz，在硬件设计时，需要特别注意软件与硬件适配，防止出现速率与电平不匹配，出现flash启动异常。
- 外接两片SPI Flash时，此时接EMMC颗粒及SDIO0接卡(卡检测）场景不支持。
- DMEB默认适配75MHz速率，如有快启诉求，可以在uboot设置速率，具体可参考《Hi35xxVxxx 快速启动优化指南》。
eMMC信号设计
外接eMMC时，匹配设计推荐如表1所示。
表 1 外接eMMC时匹配设计方法
SOC端串联33Ω电阻。尽量靠近SOC放置，兼顾读写方向信号质量。电阻摆放位置建议如下： |
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SOC端串联33Ω电阻。尽量靠近SOC放置，兼顾读写方向信号质量。电阻摆放位置建议如下： |
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eMMC连接如图1所示。
Hi3516CV610 EMMC接口电源域支持3.3V/1.8V电平，其中3.3V条件下无法支持HS200、HS400模式，设计时请注意评估IO电源与传输速率要求以及上电配置IO的电平。
电源设计建议
Hi3516CV610电源设计参数请参见《Hi3516CV610 超高清智慧视觉 SoC 用户指南》“硬件”章节。
Hi3516CV610的电源设计，包括电容的容值和数量，SOC侧要求完全拷贝Hi3516CV610QDMEB的原理图设计和PCB设计。
CORE电源设计
Hi3516CV610的CORE电源只有一个VDD，不同场景下，电源域的功耗会有差异，具体场景描述参考《Hi3516CV610 功耗测试报告》。
- 针对Hi3516CV610-10B，典型电压0.9V，实际电压由SVB动态调压电路控制，其SOC的电源芯片选型要求其供电能力不小于2A，要求使用非轻载高效器件，选择开关频率1MHz及以上，非轻载高效的DC-DC,具体参考Hi3516CV610QDMEB最新原理图。
- 针对Hi3516CV610-20S/20G，典型电压0.9V，实际电压由SVB动态调压电路控制，其SOC的电源芯片选型要求其供电能力不小于2.5A，要求使用非轻载高效器件，选择开关频率1MHz及以上，非轻载高效的DC-DC,具体参考Hi3516CV610QDMEB最新原理图。
DDR电源设计
- Hi3516CV610-10B内置DDR2，电源典型IO电压（管脚名VDDIO_DDR）:连接1.8V/1.5V电源。
- Hi3516CV610-20S/20G内置DDR3/3L，电源典型IO电压（管脚名VDDIO_DDR）:连接1.5V（DDR3）/1.35V(DDR3L)电源。
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DDR PLL电源（管脚名AVDD33_DDR_PLL）：连接3.3V电源。必须使用磁珠（建议1kΩ@100MHz，内阻小于1.25Ω）和主芯片的数字3.3V电源进行隔离。
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电源芯片选型要求非轻载高效器件。
IO电源设计
- IO电源（管脚名DVDD33）：连接数字3.3V电源。
- FLASH 、EMMC、SDIO0接口IO电源（管脚名DVDD3318_FLASH）：支持3.3V/1.8V，实际连接的电源要与对接芯片的接口电平保持一致。
- sensor配置管脚IO电源（管脚名DVDD3318_SENSOR）：支持3.3V/1.8V电源，实际连接的电源要与对接芯片的接口电平保持一致。
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Sensor时钟、MIPI/LVDS接口电源（管脚名AVDD18_MIPIRX）：支持1.8V电源。
Hi3516CV610的MIPI/LVDS管脚可以复用成Parallel Data功能，电平仅支持1.8V。
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建议使用非轻载高效器件。
PLL电源设计
Hi3516CV610的PLL电源有1个：
- AVDD33_PLL：设计上必须用磁珠（建议1kΩ@100MHz，内阻小于1.25Ω）对数字3.3V电源进行隔离, 滤波电容2.2uf。
- 具体电路设计请参考Hi3516CV610QDMEB板原理图。
VDD和DVDD33电源建议使用非轻载高效模式的DC-DC供电，DVDD33、AVDD33_PLL和AVDD33_DDR_PLL由同一路电源供电，轻载高效模式会使以上电源纹波增大，影响PLL的稳定，可能会导致系统异常。
上下电时序
Core电源、DDR电源和IO电源有上下电时序的要求，如图1和图2所示。
其中，0＜T1＜8ms，T2≥0ms，T3＞0ms，T4＞0ms。上电顺序从先往后依次排列顺序为3.3V/1.8V/VDDIO_DDR、VDD电源。
其中，T1＞0。
下电时，3.3V/1.8V先下电，当3.3V电源电平下降到POR阈值2.1V时，触发POR复位，CORE电源才可以开始下电。
POR模块对应的电源管脚是DVDD33（31 pin）。 POR的上电阀值是2.6V，下电阀值是2.1V。下电时，POR有三种工作状态：
- DVDD33的电压由3.3V下降至2.6V。从此时开始计时，如果在5us时刻，DVDD33的电压大于2.6V，POR不触发复位，SYS_RSTN_OUT管脚保持高电平。
- DVDD33的电压由3.3V下降至2.6V。从此时开始计时，如果在5us时刻，DVDD33的电压小于或等于2.6V，且大于2.1V，那么POR触发复位，SYS_RSTN_OUT管脚输出低电平。
- DVDD33的电压由3.3V下降至2.6V。从此时开始计时，如果在5us之内，DVDD33的电压小于或等于2.1V，POR直接触发复位，SYS_RSTN_OUT管脚输出低电平。
SVB动态调压
Hi3516CV610的Core电源必须增加动态调压功能，实现方式如下：
通过Hi3516CV610的PWM波形输出管脚SVB_PWM，该管脚由DVDD33电源管脚供电，经过RC滤波后输出0~3.3V不同电压的直流电平，该直流电平叠加到DC-DC的反馈电压输入处，实现DC-DC输出电压的调节。调节Hi3516CV610相关的寄存器可以改变PWM的频率和占空比，最终可以实现动态调节DC-DC的输出电压，如图1所示。
SVB电路设计中，将Hi3516CV610 SVB_PWM管脚通过SVB电路连接至CORE电源DC/DC的FB管脚即可。设计中需注意事项如下：
- SVB_PWM用于控制VDD电源的电压；
- Hi3516CV610的DVDD33电源直流电压值误差范围不要超过2%；
- DC-DC的FB管脚前预留一个电阻R6，用于调节DC-DC器件的环路稳定性；
- 要求选用DC-DC参考电压Vref小于0.65V，DCDC的Vref精度偏差不能超过2%。
- 所有的电阻精度均要求1%，电容材质必须为X7R或X7S。
- SVB电路的参数配置必须与表1保持一致。
表 1 VDD SVB调压RC参数
电压及噪声要求
Hi3516CV610电压及噪声要求参考表1（噪声要求实测后刷新）。
表 1 电压及噪声要求
外围接口设计建议
百兆网络接口（FE接口）
Hi3516CV610提供1个内置FE接口。
电源设计：
FE模块的模拟电源AVDD33_FE建议预留0Ω电阻与系统数字3.3V电源隔离，靠近管脚放置一个100nf电容。
信号设计：
- FE接口的A、B通道各自的P、N信号线序支持互换，即ETH_MDI_AP和ETH_MDI_AN线序支持互换，ETH_MDI_BP、ETH_MDI_BN线序支持互换，建议参考Hi3516CV610QDMEB中的设计。
- FE接口的A、B通道支持整体互换，即ETH_MDI_AP/N和ETH_MDI_BP/N两组差分对可以支持互换，建议参考Hi3516CV610QDMEB中的设计。
- FE网口点灯控制管脚，其电平说明如下：
- ETH_LINK_STA_LED和ETH_LINK_ACT_LED的管脚存在1.8V或3.3V电源。若使用27、26这组ETH_LINK_STA_LED和ETH_LINK_ACT_LED管脚，其电源与DVDD33管脚供电电源的电平一致；若使用43、44这组ETH_LINK_STA_LED和ETH_LINK_ACT_LED管脚，其电源与DVDD3318_SENSOR管脚供电电源的电平一致。
- 当ETH_LINK_STA_LED和ETH_LINK_ACT_LED输出为3.3V电平时，这2个管脚可以直接驱动LED（设计限流电阻），但是需要充分评估外接LED的规格，确认管脚驱动能力充足，亮度满足需求。
- 当ETH_LINK_STA_LED和ETH_LINK_ACT_LED输出为1.8V电平时，直接驱动LED的设计风险较大，推荐方案如表1所示。
表 1 FE网口LED设计方案
ETH_LINK_STA_LED和ETH_LINK_ACT_LED信号需通过三极管转换，将电平由1.8V提升至3.3V，增强驱动能力。 |
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防护设计建议：
SOC与变压器间，串接2Ω电阻，封装大小0603，差分线PN之间预留TVS管电路，根据要求，实际测试TVS是否需要加上，建议参考Hi3516CV610QDMEB中的设计。
音视频接口
模拟音频接口设计
Hi3516CV610提供1组双声道音频输入接口（AC_INL/R），1个音频输出接口（AC_OUT）。
AC_INL、AC_INR为差分输入接口AC_INL_P/N，AC_INR_P/N。音频输出接口不支持差分输出。具体设计请参考Hi3516CV610QDMEB。
电源设计：
- Audio模块的模拟电源AVDD33_AC_U2必须使用磁珠（建议规格600Ω@100MHz，直流电阻小于等于0.65Ω）与系统数字3.3V电源隔离，靠近管脚放置一个2.2uF电容。电容 GND 为音频模拟地或者单点接地。
- AC_VREF引脚上的滤波电容2.2uF+100nF的低ESR陶瓷电容。电容 GND 为音频模拟地或者单点接地。
信号设计：
- 音频输入信号上的隔直电容靠近Hi3516CV610放置，电容容值推荐选择2.2uF。
- Hi3516CV610提供了1个MIC_BIAS管脚，AC_MICBIAS管脚处需要放置一个2.2uF电容，π型滤波电路需靠近MIC座子端摆放。电容GND为音频模拟地或者单点接地.
- Audio模块的输入接口均可作为LINEIN或者MIC_IN的输入通道。如果输入设备为无源MIC，则需要提供MIC_BIAS偏置电压。如果输入设备为有源LINE输出设备（例如：PC），则不需要。
- 为获得较好的音频质量，建议在音频输出管脚AC_OUT的外围增加音频放大器以及滤波电路。
防护设计建议：
AC_IN/AC_OUT可串接4.7K电阻实现低成本设计，省略防护TVS管。建议参考Hi3516CV610QDMEB中的设计。
音频设计注意事项建议参考《音频 调优指南》第2章“硬件设计说明”。
MIC差分输入参考电路如图1所示，图中使用的MIC为普通单端MIC。
LINE IN差分输入参考电路如图2所示。
Audio模块容易受电源、地噪声和信号串扰影响，为了有效降低音频底噪，输入建议均为差分输入模式。 为获得较好的音频质量，建议在音频输出管脚AC_OUT的外围增加音频放大器以及滤波电路，其中放大器建议使用PSRR及SNR较高的器件。
I2S接口
Hi3516CV610支持1个I2S接口，与JTAG接口复用，图1和图2分别表示了“5线模式”I2S主模式和从模式的连接方式，不同音频应用场景的接法如表1所示。
表 1 不同音频应用场景的接法
此处使用以I2S接口复用在JTAG接口上的情况为例，如要使用复用在SDIO0接口上的I2S，使用相同的方法对应。
Sensor配置接口设计
Hi3516CV610支持2路Sensor输入，Sensor的配置接口包含如下信号：
- SENSOR0_RSTN、SENSOR0_CLK、SENSOR0_HS、SENSOR0_VS
- SENSOR1_RSTN、SENSOR1_CLK、SENSOR1_HS、SENSOR1_VS
- I2C0、I2C1
电源设计：
- DVDD3318_SENSOR电源（I2C0/I2C1/SENSOR0_RSTN/SENSOR1_RSTN/SENSOR0/1_HS/SENSOR0/1_VS）根据主流sensor电平，一般与系统1.8V直连，管脚放置100nf电容。
- AVDD18_MIPI RX电源（SENSOR0_CLK/ SENSOR1_CLK）, 与系统1.8V直连,管脚放置100nf电容。
信号设计：
以SENSOR0接口为例，各个信号的用途说明如下：
- SENSOR0_RSTN能通过配置寄存器输出复位信号，用于Sensor的复位。
- SENSOR0_CLK能提供各种主流Sensor的工作时钟，详细请见《Hi3516CV610 超高清智慧视觉 SoC 用户指南》系统章节的CRG寄存器的配置信息。在设计时，SENSOR0_CLK需要在Hi3516CV610端串联33Ω电阻。
- I2C0用于Sensor的配置，在设计时，I2C0信号需要外接上拉电阻，上拉电阻值建议为1kΩ。
- SENSOR0_HS和SENSOR0_VS输出行场同步信号，用于支持“从模式”的Sensor。
当两路时钟同时工作时，限制条件如下：
- sensor CLK信号走线在小于等于15 inch时，其频率需在26MHz以内；
- sensor CLK信号走线在小于等于4 inch时，其频率需在75MHz以内。
防护建议：
为保证ESD性能，在Sensor板电路设计中，Sensor 复位信号需加入1nF对地电容。
在对接单Sensor时，推荐以下主模式接法，如图1所示。
注意：
PIN51脚的TEST_CLK功能，在上电uboot生效前，此脚会输出波方波，因此选择GPIO功能时，需要考虑是否对外设有影响。
VI接口设计
VI可以复用为两种接口：Parallel CMOS视频输入接口和差分视频输入接口（即MIPI RX接口）。
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Parallel CMOS视频输入接口支持RAW Data、BT.1120、BT.656、BT.601格式的数据。接口频率可达148.5MHz。
− 当对接信号是RAW DATA时，单板设计时从VI低位开始按照顺序连接，例如12bit RAW DATA对接VI的D0~D11位。
− 当对接信号是BT.1120时，单板设计时Y信号按顺序对接VI的高8bit，C信号按顺序对接VI的低8bit，只支持内同步方式，Y/C信号可以互换。
− 当对接信号是BT.656或者BT.601时，单板设计时从VI低位开始按照顺序连接。
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差分视频输入接口有2组差分时钟信号和4组差分数据信号。
电源设计：
AVDD18_MIPI RX电源（包含SENSOR0_CLK/ SENSOR1_CLK）, 与系统1.8V直连，管脚放置100nf电容。
信号设计：
- MIPI RX接口内置了100Ω跨接匹配电阻，外部无需再设计或者预留。
- 4lane模式，只能用MIPI_RX_CK0P/N采样，data可乱序。
- 2lane+2lane模式，MIPI_RX_D0/2只能用MIPI_RX_CK0P/N采样，data可乱序；MIPI_RX_D1/3只能用MIPI_RX_CK1P/N采样，data可乱序。
- MIPI RX接口主流支持2 lane/2 lane+2 lane/4 lane sensor输入等，当前demo板连接方式表1所示。
表 1 相关连接方式参照表
VI场景应用比较复杂，尤其是多路sensor对接的应用，用户请参考《Hi3516CV610 VI 输入场景详细说明》以获得更清晰的理解。
SPI和I2C接口
- Hi3516CV610有2组SPI接口，用于控制外设。
- Hi3516CV610有3组I2C接口，I2C0、I2C1一般用于Sensor配置，I2C2用于其他外设，它们在多个接口上存在复用，具体复用关系请查看《Hi3516CV610_PINOUT_CN (QFN)》。
- I2C信号推荐外接1kΩ上拉电阻。
I2C上拉电源必须和它复用位置管脚的供电电源保持一致。
SDIO设计
Hi3516CV610有2个SDIO接口。
- SDIO0支持SDIO2.0，SDIO0接口与SFC的供电电平DVDD3318保持一致，主场景接SD卡，次场景接WIFI。
- SDIO1支持SDIO2.0，接口只支持3.3V电平，与DVDD33保持一致，主场景支持对接WIFI，次场景接SD卡。
SDIO信号设计要求如表1所示。
表 1 SDIO信号设计要求
- SDIO0信号为主场景接SD卡，其SDIO0_CARD_DETECT信号做了内部上拉，推荐使用内部上拉电阻，预留外部上拉电阻。
- SDIO1信号为主场景接WIFI，如果接SD卡，其SDIO1_CARD_DETECT信号必须接外部上拉电阻。
- SDIO0_CARD_DETECT与SDIO1_CARD_DETECT不要混用。
USB2.0接口
USB2.0
Hi3516CV610提供1个USB2.0接口，支持Host或者Device。建议参考Hi3516CV610QDMEB中的设计。
电源设计：
- AVDD33_AC_U2必须使用磁珠与系统3.3V电源隔离，靠近管脚放置一个2.2uF电容。
信号设计：
- USB工作在device模式时，由于没有Vbus管脚，只能使用VBUS供电方式给整个SOC供电。
- USB口供电如需要控制关断，可使用pin 26的复用功能USB_PWREN接控制芯片的EN脚，用于打开或关断USB电源的输出。
防护设计建议：
- USB2.0信号上要有ESD保护措施，USB2.0信号串接5.1Ω电阻，靠近USB连接器放置。
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TVS管靠近USB连接器放置， 建议ESD器件的Ipp不小于4A, 击穿电压小于14V，寄生电容小于1.2pF，ESD器件靠近USB连接器放置。
ADC
Hi3516CV610支持2路模拟信号输入，进行AD转换。这2个管脚均可复用为GPIO信号。
电源电压为3.3V。
RTC
Hi3516CV610支持内置RTC，内置RTC在固定分频模式，计时精度主要取决于外置晶体，请综合考虑晶体频率误差、温度漂移等因素，选择合适的晶体；对计时精度要求较严格的产品，建议选择外置高精度集成RTC。使用RTC功能时，AVDD_BAT管脚必须外接电池或其他不下电电源，要求供电电压范围为1.6V~3.6V。使用电池作为AVDD_BAT供电电源时，为延长电池使用寿命，请客户依据电池温度特性，评估是否需要在AVDD_BAT与电池间串接电阻以及阻值大小。
方案如图1设计，U1=U0-iR，通过电阻分压降低AVDD_BAT管脚电压，从而延长电池使用时间。以下将通过实例说明如何选择电阻阻值。
例如：当所选电池温度特性如图2所示时，其25°C时电池放电电压主要集中在2.5V以上，当AVDD_BAT与电池直连时，假设电流在1.8uA以上。若希望将AVDD_BAT电流降至1.8uA以下，则AVDD_BAT管脚电压应小于等于2.4V，电阻R上的压降约为200~300mV。
R阻值计算：以U1=2.2V时RTC电流1.74uA计算，电阻阻值R=300mV/1.74uA=172.4KΩ，则选择180KΩ电阻可满足要求。
RTC_XIN为RTC时钟输入管脚。 当不使用RTC功能时，请在软件中关闭RTC驱动程序，防止加载RTC驱动失败导致机器卡死。
PWM
Hi3516CV610有12个PWM。其中SVB_PWM用于调节VDD电压，其他的用于对接外设。
所有PWM接口不使用时均可复用为GPIO。
UART
Hi3516CV610支持3个UART接口，除了UART1是4线串口，UART0/2均是2线串口。
UART0用于系统调试。
- 建议UART串100Ω电阻，增强串口的防护能力。
- 此外如果使用Hi3516CV610的GPIO存在跨板连接时，为了良好的ESD保护，建议在连接器端串电阻进行防护，阻值建议100Ω。
特殊管脚说明
未使用的模块处理
未使用的模块电源和管脚处理建议如表1所示。
表 1 未使用模块电源及管脚处理建议
NC代表悬空。
防倒灌GPIO管脚说明
Hi3516CV610 芯片除表1所示 IO 管脚不防倒灌外，其余所有 IO 都具有防倒灌功能。
表 1 不具有防倒灌功能管脚列表
需要限制使用场景的GPIO
如表1所示，管脚复用了MIPI_RX、VI和GPIO功能，如果需要使用这部分GPIO，这些GPIO作为输出时，在使用上还需要有以下约束条件：
速率不能超过10MHz，走线长度不超过10inch，最大负载为10pF。
这些GPIO驱动能力弱，不能用作电流源（如用于驱动LED）。
表 1 MIPI_RX 复用做GPIO管脚
数字接口包括GPIO需要测试调整驱动到合适的值，防止过冲过大，引起器件可靠性问题；调试方法请参考《Hi3516CV610/Hi3516CV608各IP/IO涉硬参数调试指南》。
PCB设计
电源与滤波电容设计
主芯片下方的电源包括内核电源、PLL电源、IP电源等的滤波电容材质推荐选择X6S及以上规格。
VDD电源
滤波电容类型、数量和布局要求复制Hi3516CV610QDMEB的设计，具体请参照Hi3516CV610QDMEB原理图设计。
Hi3516CV610QDMEB的电源必须使用完整的电源平面供电，电源有一个完整地参考层。
务必保证VDD电源铜皮宽度达2A及以上的通流能力，DC-DC尽量靠近SOC放置；在兼顾散热孔前提下，保证芯片供电脚附近的铜皮不要被GND过孔打碎。如图1。
设计时滤波电容类型、数量和布局要求复制Hi3516CV610QDMEB的设计，特别需要注意的是PIN11、PIN14及PIN 50需要表贴电容，如图2。
DDR IO电源设计
Hi3516CV610的内置DDR2/DDR3颗粒，只需要考虑电源部分设计，电源设计，包括电容类型、数量和布局要求复制Hi3516CV610QDMEB，如图1。
PLL电源设计
AVDD33_PLL与数字3.3V电源之间用磁珠（1kΩ@100MHz）进行隔离。为了提升抗扰度，建议将AVDD33_PLL的电容单点接地，如图1。具体设计请参考Hi3516CV610QDMEB原理图、PCB。
AVDD33_DDR_PLL与数字3.3V电源之间用磁珠（1kΩ@100MHz）进行隔离。为了提升抗扰度，建议将AVDD33_DDR_PLL的电容单点接地，如图2。具体设计请参考 Hi3516CV610QDMEB原理图、PCB。
晶体电路设计
晶体的Xin、Xout信号走线全程做包地处理，并保证这些信号有完整的参考平面。晶体电路下方不能有高速信号穿过。
DDR电路设计
Hi3516CV610内置DDR2/DDR3/L，只需要考虑电源部分设计，电源设计要求完全复制Hi3516CV610QDMEB设计。
FLASH电路设计
SPI FLASH
SPI FLASH信号设计要求如下。
- 避免信号走线穿越电源分割区域，多层板设计时需保持信号参考完整；
- 相邻信号走线间距保持“3H”原则；
- SFC_CSN0/N1、SFC_MOSI_IO0、SFC_MISO_IO1、SFC_WP_IO2、SFC_HOLD_IO3的线长以SFC_CLK的线长为基准，误差控制在±500mil以内。
- 建议客户根据自身实际设计调整优化驱动参数。
eMMC
eMMC信号设计要求如下：
- 避免信号走线穿越电源分割区域，多层板设计时需保持信号参考完整；
- 相邻信号走线间距保持“3H”原则；
- EMMC_DATA[0:3]、EMMC_CMD的线长以EMMC_CLK的线长为基准，误差控制在±300mil以内。
- 建议客户根据自身实际设计调整优化驱动参数。
FE信号PCB设计
FE信号设计要求如下：
- 芯片与变压器之间的走线长度小于5000mil，控制差分阻抗100Ω；变压器与RJ45之间的距离小于1000mil，控制差分阻抗100Ω；
- 芯片与RJ45之间的等长约束：差分对间等长小于500mil，差分对内等长小于20mil；
- MDI信号不能跨接强干扰模块；
- 相邻信号走线间距保持“3W”原则；
- 多层板PCB设计要求有完整参考层。
- 在RJ45座子和变压器初级下，PCB每一层均禁铺。Bob Smith电路浪涌防护管靠近电阻和高压电容放置；
- 变压器中心抽头走线尽可能的粗且短，降低阻抗。
Video Input 信号PCB设计
MIPI RX
MIPI RX信号设计要求如下：
- 差分信号走线时以GND为参考平面，并保持参考平面完整；差分信号走线换层时需要邻近设计地过孔（即伴随地过孔）；差分信号走线时最多打两次孔。
- 建议PCB走线长度不大于3inch（评估场景为外接长度为7inch，有完整参考地的FPC线）；每对差分信号的P/N走线长度偏差控制在±5mil以内；MIPI数据信号以其对应的时钟信号为基准，长度偏差控制在±300mil以内。(等长设计需要考虑芯片内部的pindelay，pindelay+PCB走线长度一起联合控制等长。Pindelay请参考发布包中的《Hi3516CV610_Package_PINDELAY》文档。)
- MIPI 差分信号的阻抗控制在100Ω ±10%；
- 避免邻近其他信号，并保证与其他信号的间距大于20mil；
- MIPI 差分信号通过连接器与其他外设相连时候，要注意差分信号在连接器的定义排布。在连接器定义上，相邻差分信号对之间（例如：MIPI_RX_CK0P/N与MIPI_RX_D0P/N之间）必须使用GND管脚进行隔离。如图1所示。
注：黄色是GND网络，绿色是差分线对。
Parallel CMOS
Parallel CMOS信号设计要求如下：
- 避免信号走线穿越电源分割区域，并保持信号参考完整；
- 相邻信号走线间距保持“3H”原则；
- VI_DATA[0:11]、VI_HS和VI_VS的线长以VI_CLK的线长为基准，偏差控制在±500mil以内。
VI BT1120/BT656信号PCB设计
VI BT1120/BT656信号设计要求如下：
- 保证信号有完整的参考平面；
- 相邻信号走线间距保持“3H”原则；
- VI_BT1120_DATA[0:15]的线长以VI_BT1120_CLK的线长为基准，偏差控制在±500mil；
- 走线长度5inch以内。
模拟音频电路设计
模拟音频电路走线设计要求如下：
- 模拟音频输入输出信号、MICBIAS信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置，相邻的参考层(若多层板)需参考完整GND平面，且参考层“干净”，不与其他信号尤其是数字信号公用回流路径。
- 信号优先采用差分走线的方式，并在音频输入信号两侧全程包地，且GND过孔均匀放置。
- 音频的输出信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置。
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AC_MICBIAS信号要求全程包地处理，并且相邻信号之间的GND过孔均匀放置，如图1所示。
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AC_VREF及MICBIAS管脚对接的电容需要靠近主芯片放置，电容的对地管脚单独打过孔与GND平面相连，在top和bottom层不与GND网络相连。
- AVDD33_AC_U2电源上滤波电容的对地管脚及AVSS需要单独打过孔与GND平面相连，在top和bottom层不与GND网络相连。如图2所示。
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不仅仅是主芯片外部PCB的GND需单点设计，SOC下方音频模块的GND过孔设计也不要与其他模块GND先连接后接入系统地，需要单独打过孔到系统GND。
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AC_MICBIAS,AC_VREF滤波电容的对地管脚以AVSS_AC引脚远离较大电源噪声位置单点连接到内层，此外音频信号回流参考部分不要与VDD电源产生重叠，各层做好割GND隔离，如图3所示。
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电源 (特别是VDD)、音频信号线及功放运放器件的电源走线、信号走线不要出现空间重叠，做好空间隔离。
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如果SOC VDD的DCDC输入电源与运放或者功放供电电源合并，PCB设计上注意VDD的DCDC输入电源与运放或者功放的电源Y型走线。
如果放大器支持差分输入，建议伴随音频输出信号走一根GND进入放大器的PN两端。
SDIO信号PCB设计
SDIO信号设计要求如下：
- SDIO数据信号必须以GND为参考平面，并保持信号参考平面完整。相邻信号走线间距保证“3H”原则。
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SDIO0/1_CDATA[0:3]、SDIO0/1_CCMD的线长以SDIO0/1_CCLK_OUT的线长为基准，偏差控制在±500mil以内。
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建议客户根据自身实际设计调整优化驱动参数。
USB2.0信号设计
USB2.0信号设计要求如下：
- 差分信号组内走线长度偏差控制在±5mil以内，差分阻抗控制在90Ω±10%。
- 差分信号必须以GND为参考，并保持信号参考完整。
- Hi3516CV610的USB2.0接口外接插座时，差分信号线走线长度不大于5inch，过孔数量不超过2个，外挂线缆长度控制在1.5米以内；当USB2.0信号做板级级联时，差分信号线走线长度不大于10inch，过孔数量不超过2个。
- 差分信号P/N的走线长度偏差控制在±5mil以内。(等长设计需要考虑芯片内部的pindelay，pindelay+PCB走线长度一起联合控制等长。Pindelay请参考发布包中的《Hi3516CV610_Package_PINDELAY》。)
- USB2.0信号过孔附近需要放置GND过孔，以获取更好的信号质量。
- 避免邻近其他信号，并保证与其他信号的间距大于20mil。
- 为了更好的EMI屏蔽效果，USB2.0的走线建议走内层。
整机ESD设计
背景
由于芯片性能提高，时钟频率越来越高，整机对外界干扰更敏感，客户在整机设计时需要非常重视整机的ESD设计。本文针对整机ESD设计风险，提供一些设计建议和风险规避措施。客户需要根据自己企业的ESD测试标准，对单板硬件设计和整机设计做评估。
措施
- 关于系统24MHz时钟设计，要求客户选用4pin 贴片晶振，其中2个GND管脚与单板地充分连接，增强系统时钟抗干扰能力。其他的走线远离晶振区域，不要在晶振底下有走线通过。
- 建议PCB器件布局设计时，小系统部分离金属接口部分越远，整机ESD性能越好。
- 单板对外的接插件（例如音视频输入输出接口、USB、网口和报警等端口）, 需要增加ESD保护器件，加强接口的抗干扰能力。
- 整机设计为浮地设备时，单板金属化接口部分严禁采用单点接地设计。
- 单板定位孔采用金属化过孔，并与单板GND连接，确保单板GND通过螺丝孔与金属外壳充分连接。
- 整机为接地设备时，要求金属外壳充分连接大地，大地连接的位置要远离小系统电路，建议靠近整机电源连接器放置。
- 接口连接器外壳推荐采用金属外壳，且与整机金属外壳充分连接（例如带定位螺丝的HDMI口和USB口，带弹片的RJ45口等），必要时甚至采用导电柱或者导电泡棉来实现连接器与外壳的充分连接。
以上措施请根据自身企业标准和工程经验综合评估。
芯片散热设计
请参考《Hi3516CV610 功耗测试报告》。